PCB 設計、レイアウト、回路図、トラブルシューティング: 完全ガイド

プリント基板 デザインとレイアウト: 単一トレースを配線する前の基本原則

PCB の設計とレイアウトは、電気回路図を物理基板に変換するプロセスであり、コンポーネントの配置、銅配線の配線、層スタックアップの定義、製造ファイルの準備が行われます。この変換の品質によって、ボードが最初のビルドで動作するか、デバッグ サイクルに数週間かかるかが決まります。不適切なレイアウトの決定（不適切なクリアランス、間違った配線インピーダンス、制御されていないリターンパス）は、コンポーネントをどれだけ選択しても修正できない障害を引き起こします。

構造化されたレイアウト シーケンスにより、これらの問題のほとんどが防止されます。標準的なワークフローは次のとおりです。基板の外形と層のスタックアップを定義→高速コンポーネントと電源コンポーネントを最初に配置→重要なネット (クロック、差動ペア、電源プレーン) を配線→二次信号トレースを配線→デザイン ルール チェック (DRC) を実行→ガーバー ファイルとドリル ファイルを生成します。配置を完了せずに配線に直接ジャンプすることは、やり直しの最も一般的な原因です。

層のスタックアップとインピーダンス制御

100 MHz を超える信号を伝送するボードの場合、制御されたインピーダンス トレースは交渉の余地がありません。標準の 4 層スタックアップ (信号 / グランド / 電源 / 信号) は、すべての配線層の下に強固なリファレンス プレーンを提供し、トレース インピーダンスを予測可能に保ちます。 シングルエンド トレースでは 50Ω、ほとんどのデジタル インターフェイスでは差動 100Ω を目標にします (USB、HDMI、PCIe)。 0.2 mm 誘電体を備えた FR-4 上の 50Ω マイクロストリップのトレース幅は約 0.38 mm ですが、誘電体の厚さと Dk (誘電率) はサプライヤーによって異なるため、必ず製造業者のスタック データで確認してください。

コンポーネントの配置ルール

配置により、配線の効率と信号の整合性が向上します。レイアウトの繰り返しを減らす主なルール:

• デカップリングコンデンサを配置する IC電源ピンから0.5mm以内 、同じ層にあり、ビアはICピンとキャップの間ではなく、コンデンサの後ろの電源プレーンに接続されています。
• 機能ブロックごとにコンポーネントをクラスタリングします。MCU、そのクリスタル、デカップリング キャップをまとめて保持します。物理的なギャップまたはスプリットプレーン境界を使用して、アナログセクションとデジタルセクションを分離します。
• 高速信号ポートが接続先のネットに面するように IC を配置し、配線長を最小限に抑え、リターン パスの交差を回避します。
• 高電流トレース (モータードライバー、パワーコンバーター) を敏感なアナログ入力から遠ざけてください。スイッチング電源レールからのクロストークは、同じ層上で最大 5 mm の距離で ADC の読み取り値を損なう可能性があります。

PCB ボード設計ソフトウェア: 適切なツールの選択

適切な PCB ボード設計ソフトウェアは、チームの規模、ボードの複雑さ、予算によって異なります。最新の EDA ツールはすべて、回路図キャプチャ → ネットリスト → PCB レイアウト → DRC → 製造出力という共通のワークフローを共有していますが、配線機能、ライブラリ品質、コラボレーション機能、およびシミュレーション統合においては大きく異なります。

プロのハードウェア チームの場合、 アルティウムデザイナー は、高密度、高速基板設計の業界ベンチマークであり続けています。そのインタラクティブ ルーター、差動ペア管理、およびネイティブ 3D MCAD 統合により、複雑なプロジェクトのコストが正当化されます。 キカド7 は 4 ～ 8 層ボードのギャップを大幅に縮め、現在ではオープンソース ハードウェアのデフォルトとなっています。クラウド コラボレーションと直接ファブ統合を優先するチームは、72 時間未満のラピッド プロトタイピング サイクルのために、EasyEDA と JLCPCB を組み合わせて使用​​することが増えています。

PCB の回路図: 回路コンセプトからレイアウト準備が整ったネットリストまで

PCB の回路図は電子回路の論理表現です。すべてのコンポーネント、すべての電気接続、およびすべての参照指定子を定義しますが、物理的な配置情報は含まれません。回路図は回路設計者とレイアウト エンジニアの間の契約です。回路図上のすべてのネットは、意図しない接続や欠落がないように、基板上の銅線で正しく実現されなければなりません。

PCB ボードの回路図は、チームやソフトウェア プラットフォーム全体で読み取れるようにするための標準的な規則に従っています。

• パワーレール シートの上部を水平に実行します。地面のシンボルは下部に接続されます。正の電圧レール (VCC、VBUS、VBAT) は個別のネット ラベルを使用し、偶然に共有されることはありません。
• 信号の流れ 左から右に移動します — 入力は左から入り、出力は右から出ます。この規則により、説明なしで回路図が読めるようになります。
• ネットラベル 複数ページの回路図上の長い配線を置き換えます。すべてのネット ラベルは一意で一貫性がなければなりません。ページ間の不一致により、DRC が捕捉できない仮想開回路が作成されます。
• デカップリングコンデンサ 回路図上では、別個の電源記号を使用して、切り離される IC の隣に配置されます。これは、レイアウト エンジニアがどのキャップがどのピンに属しているかを理解するのに役立ちます。
• 参照指定子 標準接頭辞に従ってください: R (抵抗)、C (コンデンサ)、U (IC)、J (コネクタ)、L (インダクタ)、Q (トランジスタ)、D (ダイオード)。

回路図ツールの電気ルール チェック (ERC) は、未接続のピン、複数のソースによって駆動されるピン、電源の競合など、デザインがレイアウトに達する前にほとんどの配線エラーを検出します。ネットリストをエクスポートする前に ERC を実行してエラーをゼロにすることが必須です。レイアウトでは回路図エラーを修正できません。

パッド内の PCB ビア: いつ使用するか、どのように正しく使用するか

パッド内の PCB ビアは、パッドから近くのビアに短い配線を配線するのではなく、コンポーネントの SMD ランド パッド内に直接スルーホールまたはブラインド ビアを配置します。この技術は主にファインピッチ BGA (ボール グリッド アレイ パッケージ)、QFN、およびパッド間のピッチが狭すぎてパッドに沿ってエスケープ トレースを配線できないその他のコンポーネントで使用されます。

パッド内のビアが高速パフォーマンスを向上させる理由

BGA パッドからビアまで短いドッグレッグ配線を配線すると、インダクタンスが発生し、高周波信号を反射するスタブが作成される可能性があります。ビアインパッドはこの痕跡を完全に排除します。 寄生インダクタンスを 30 ～ 50% 削減 0.5 mm ドッグレッグ逃げ跡との比較。 8 GT/秒を超える速度で動作する DDR5、PCIe Gen 4/5、および 10GbE インターフェイスの場合、この差はアイ ダイアグラムのマージンで測定できます。

パッド内のビアにより、より緊密な BGA エスケープ配線も可能になります。0.65 mm ピッチの BGA では、パッドのエッジ間の間隔が約 0.25 mm しかなく、最小の環状リングとクリアランス規則に違反することなくパッドの横に標準ビアを収容することはできません。ビアインパッドは、0.5 mm 未満のピッチのパッケージで唯一実行可能なエスケープ戦略です。

製造要件

パッド内のビアには特別な製造処理が必要であり、コストがかかります。ビアバレルは次のようにする必要があります。 導電性または非導電性エポキシで充填され、キャップが付けられます（メッキ） ソルダーマスク塗布前。充填しないと、リフロー中にはんだがビアバレルを下に吸い上げ、接合部が枯渇し、断続的な接触やガスの発生によるボイドが発生します。ファブノートで「フィルキャッププレート経由」と明示的に指定してください。これはデフォルトのプロセスではありません。標準ビアと比較して、パッド内ビア ボードの製造コストは 15 ～ 25% 割増になることが予想されます。

• 導電性充填は電源およびグランドビアに推奨されます。これにより、ビアを介した熱および通電性能が向上します。
• 非導電性充填は信号ビアに使用でき、通常は低コストです。
• パッド内のビアの仕上げ穴の最小サイズは、基板の厚さとアスペクト比の制約に応じて、通常 0.1 mm (レーザードリルによるマイクロビア) ～ 0.2 mm (機械ドリル) です。

PCB 熱ホットスポット マップ: 熱集中の特定と修正

PCB 熱ホットスポット マップは、製造前のシミュレーションまたはライブ基板上の赤外線 (IR) カメラ測定によって生成される視覚的な熱分布解析であり、PCB のどの領域が安全な動作温度を超えているかを示します。ホットスポットは、コンポーネントの劣化の加速、はんだ接合部の疲労、および電源管理 IC、MOSFET、およびリニア レギュレータの完全なサーマル シャットダウンを引き起こします。

シミュレーションベースの熱解析

熱シミュレーションを備えた最新の PCB 設計ソフトウェア (Ansys Icepak、Cadence Celusius、Altium の統合熱ソルバー) は、各コンポーネントに電力損失値を適用し、ボード全体の熱伝導方程式を解くことによってホットスポット マップを生成します。必要な入力には、コンポーネントのシータ JB (接合部から基板までの熱抵抗)、銅の注入範囲、ビア密度、周囲温度とエアフロー条件が含まれます。 電力密度が 5 W/cm2 を超えるボードでは、ほとんどの場合シミュレーションが必要です 最初のビルド前 — 製造後に熱の問題を再処理するのは費用がかかり、場合によってはボードの再スピンなしでは不可能です。

ライブボードでの IR カメラ測定

構築されたボードの場合、解像度 320×240 以上の FLIR または同様の中波 IR カメラは、正しい作動距離で動作すると、ホットスポットを個々の QFN パッドまで解決できます。熱画像を取得する前に、ボードを最大定格負荷で少なくとも 10 分間実行してください。表面温度が定常状態に達するまでに数分かかり、初期の測定値はピーク ジャンクション温度を過小評価します。それ以上の表面温度 標準周囲条件下で 85°C 調査を正当化する。多くの民生用コンポーネントのケース温度は 85°C と定格されています。これは、内部ジャンクション温度がすでに制限値に近いか、制限値を超えていることを意味します。

サーマルホットスポットのレイアウトソリューション

ホットスポットが特定されたら、レイアウト レベルの修正が最も効果的な修正となります。

• サーマルビア — パワー IC の露出パッドの下にある充填ビアのアレイは、内部の銅プレーンに熱を伝導します。 QFN のサーマル パッドの下にある標準の 3×3 ビア アレイは、ビアがない場合と比較して、シータ JB を 20 ～ 40% 削減します。
• 銅の注入拡張 — 基板の銅被覆率とエアフローに応じて、高温コンポーネントの周囲の銅注入領域を 2 倍に増やすと、通常、表面温度が 5 ～ 15°C 低下します。
• コンポーネントの拡散 — 発熱コンポーネントを離すことで熱結合を防ぎます。 3 mm 以内にある 2 つの放熱デバイスは熱的に相互作用し、互いの定常状態温度を上昇させます。
• ヒートシンク取り付けエリア — 連続消費電力が 2W を超えるコンポーネントの場合は、クリップオンまたは接着ヒートシンクを使用できるように、パッケージに隣接するソルダー マスクやコンポーネントのない基板領域を指定します。

PCB のトラブルシューティング方法: 体系的なデバッグ アプローチ

PCB のトラブルシューティングを効率的に行う方法を知っていれば、数時間でデバッグ ループを閉じるエンジニアと、コンポーネントをランダムに交換するのに何日も費やすエンジニアを区別できます。鍵となるのは、推測ではなく構造化された分離方法に従うことです。ほとんどの PCB 障害は単一の機能ブロックに局在しており、体系的な測定により障害領域が迅速に絞り込まれます。

ステップ 1: 電源を入れる前の目視検査

新しい基板または疑わしい基板に電源を投入する前に、目視およびマルチメータを使用して検査してください。ファインピッチ IC 上のはんだブリッジをチェックし (10 倍のルーペまたは 40 倍のデジタル顕微鏡を使用すると、肉眼では見えないブリッジが明らかになります)、極性の影響を受けやすいコンポーネント (電解キャップ、ダイオード、非対称ピン配列を持つ IC) を確認し、電源レールとグランド レール間の抵抗を測定します。 電源投入前の主電源レールの抵抗が 10Ω 未満の場合は、ショートを示します。 — ショートした基板に電圧を印加すると、トレースが焼けたり、コンポーネントが破損したりする危険があります。

ステップ 2: パワーレールの検証

メイン入力から始めて各レギュレータ出力まで、電源レールを順番に起動します。レギュレータ出力ピンの電圧を確認し、次に IC 電源ピンの電圧を確認します。これら 2 点間の電圧降下は、トレース抵抗またはビアのメッキが不十分であることを示します。オシロスコープで各レールのリップルを確認します (AC カップリング、20 MHz 帯域幅制限)。リップル超過 50mV ピークツーピーク デジタル電源では、ファームウェアのバグを模倣した論理エラーが発生する可能性があります。

ステップ 3: 機能ブロックの分離

ボードを機能ブロック (電源、MCU、通信、周辺機器) に分割し、可能な場合はそれぞれを分離してテストします。起動に失敗した MCU の場合は、まず水晶発振器が動作していることを確認し (スコープを使用して XTAL ピンで測定します。フラットな信号は発振がないことを意味します)、次にリセット ピンが適切に解放されていることを確認し、次に SWD/JTAG デバッグ インターフェイスを確認します。バス上のロジック アナライザは、ファームウェアの問題とハードウェア障害を区別するのに役立ちます。有効な SPI クロックと MOSI 信号が存在するが、MISO が沈黙している場合、障害は MCU の下流にあります。

ステップ 4: 一般的な PCB 障害の署名

• 負荷時の断続的なリセット — 電流過渡時の電源不足電圧。 MCU 電源ピン付近のバルク容量をチェックし、GPIO スイッチング イベント中に電源レールが IC の最小動作電圧を下回っていないことを確認します。
• 出力がない場合の過剰な電流引き込み — CMOS IC のラッチアップ (ESD または電源シーケンス違反が原因)、またはバイパス コンデンサの短絡。 IC を電源レールから 1 つずつ取り外して絶縁します。
• 高速インターフェースでの通信エラー — インピーダンスの不一致、スタブ反射、または終端の欠落。 TDR (時間領域反射率計) で検証するか、オシロスコープのアイ ダイアグラム測定から推測します。
• 温度のみで機能障害が発生する — 指定された温度範囲外のコンポーネント、または熱膨張により開くビアの亀裂。ボードを恒温槽に置き、障害しきい値を監視します。
• ADC 読み取り値がオフセットまたはノイズが多い — グランドプレーンの分割またはデジタルスイッチングノイズがアナログ基準に結合します。 AGND と DGND が単一スター点で接続されており、アナログ セクションがスイッチング レギュレータから絶縁されていることを確認します。